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三维电磁仿真在25Gbps 串行收发通道设计中的应用方法

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... 星河
2019-01-21
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介绍

摘要: 高速串行收发信道设计问题在5G 通信以及数据中心的设计中越来越受到重视。通过25Gbps 串行多通道收发器PCB 设计工程实例, 从而分析工程实现过程中遇到的过孔设计、阻抗匹配以及通道串扰等信号完整性问题,采用Cadence Sigrity 全波三维电磁仿真的方法和链路仿真方法, 有针对性地在工程实现的不同阶段为问题的解决提供不同的策略方法, 提升了设计与仿真优化的效率, 缩短了从设计到量产的时间。

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SERDES是英文SERializer(串行器)/DESerializer(解串器)的简称。它是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。即在发送端多路低速并行信号被转换成高速串行信号,经过传输媒体(光缆或铜线),最后在接收端高速串行信号重新转换成低速并行信号。这种点对点的串行通信技术充分利用传输媒体的信道容量,减少所需的传输信道和器件引脚数目,提升信号的传输速度,从而大大降低通信成本。 


随着电子行业技术的发展,特别是在传输接口的发展上,IEEE1284被USB接口取代,PATA被 SATA 取代,PCI被 PCI-Express 所取代,无一不证明了传统并行接口的速度已经达到一个瓶颈了,取而代之的是速度更快的串行接口,于是原本用于光纤通信的SerDes 技术成为了为高速串行接口的主流。串行接口主要应用了差分信号传输技术,具有功耗低、抗干扰强,速度快的特点,理论上串行接口的最高传输速率可达到10Gbps 以上。


SERDES是英文SERializer(串行器)/DESerializer(解串器)的简称。它是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。即在发送端多路低速并行信号被转换成高速串行信号,经过传输媒体(光缆或铜线),最后在接收端高速串行信号重新转换成低速并行信号。这种点对点的串行通信技术充分利用传输媒体的信道容量,减少所需的传输信道和器件引脚数目,提升信号的传输速度,从而大大降低通信成本。 


SerDes 结构大致可以分为四类:
并行时钟SerDes:将并行宽总线串行化为多个差分信号对,传送与数据并联的时钟。这些SerDes比较便宜,在需要同时使用多个SerDes 的应用中,可以通过电缆或背板有效地扩展宽总线;
8B/10B 编码SerDes:将每个数据字节映射到10bit代码,然后将其串行化为单一信号对。10位代码是这样定义的:为接收器时钟恢复提供足够的转换,并且保证直流平衡(即发送相等数量的‘1’和‘0’)。这些属性使8B/10BSerDes 能够在有损耗的互连和光纤传输中以较少的信号失真高速运行;
嵌入式时钟SerDes:将数据总线和时钟串化为一个串行信号对。两个时钟位,一高一低,在每个时钟循环中内嵌串行数据流,对每个串行化字的开始和结束成帧,因此这类SerDes也可称为“开始-结束位SerDes”,并且在串行流中建立定期的上升边沿。由于有效负载夹在嵌入式时钟位之间,因此数据有效负载字宽度并不限定于字节的倍数;
位交错SerDes:将多个输入串行流中的位汇聚为更快的串行信号对。
SERDES技术最早应用于广域网(WAN)通信。国际上存在两种广域网标准:一种是SONET,主要通行于北美;另一种是SDH,主要通行于欧洲。这两种广域网标准制订了不同层次的传输速率。万兆(OC-192)广域网已在欧美开始实行,中国大陆已升级到2.5千兆(OC-48)水平。SERDES技术支持的广域网构成了国际互联网络的骨干网。
SERDES 并串行与串并行转换器,串化器/并化器 A device that serializes output from, and deserializes input to, a business machine.
一种(信号)转换设备,对商业计算机的输出(信号)进行并串行(串行化)转换,而对其输入(信号)进行串并行(解串)转换。SERializer/DESerializer的缩 写。
系统的设计师们会采用串行器/解串器(SERDES)技术的高速串行接口来取代传统的并行总线架构。基于SERDES的设计增加了带宽,减少了信号数量,同时带来了诸如减少布线冲突、降低开关噪声、更低的功耗和封装成本等许多好处。而SERDES技术的主要缺点是需要非常精确、超低抖动的元件来提供用于控制高数据速率串行信号所需的参考时钟。即使严格控制元件布局,使用长度短的信号并遵循信号走线限制,这些接口的抖动余地仍然是非常小的。


一个典型SERDES收发机由发送通道和接收通道组成:编码器、串行器、发送器以及时钟产生电路组成发送通道;解码器、解串器、接收器以及时钟恢复电路组成接收通道。顾名思义,编码器和解码器完成编码和解码功能,其中8B/10B、64B/66B和不规则编码(scrambling)是最常用的编码方案。串行器和解串器负责从并行到串行和从串行到并行的转换。串行器需要时钟产生电路,时钟发生电路通常由锁相环(PLL)来实现。解串器需要时钟和数据恢复电路(CDR),时钟恢复电路通常也由锁相环来实现,但有多种实现形式如相位插植、过剩抽样等。发送器和接收器完成差分信号的发送和接收,其中LVDS和CML是最常用的两种差分信号标准。另外还有一些辅助电路也是必不可少的,例如环路(loopback)测试、内置误码率测试等等。


通信标准制订了严格的性能指标以确保系统的可靠性和互用性。SERDES芯片的主要性能指标包括抖动产生、抖动容忍、抖动转移以及系统误码率(BER)等。抖动产生取决于时钟发生电路特别是压控振荡器(VCO)的相位噪声;抖动容忍取决于时钟恢复电路容忍抖动的能力,而抖动转移是在用作中继器时必须满足的指标,同时取决于时钟发生和时钟恢复电路的性能。系统误码率(通常要求低于10-12)由时钟抖动性能、发送器信号幅度、接收器灵敏度以及链路信道特性共同决定。对于普通FR4印刷电路板而言,趋肤效应和介质损耗导致的码间(intersymbol)干扰是限制背板传输速率和距离的最主要因素。因此,信号均衡甚至自适应均衡技术正在成为SERDES芯片的核心技术。信号均衡技术可以在发送端实现,称之为预加重(pre-emphasis),也可以在接收端实现,例如判决反馈均衡。目前采用先进的均衡技术可以实现40英寸(1米)距离的10G背板传输。


SERDES芯片的设计需要模拟和数字两方面即混合信号的设计经验。例如锁相环的设计,其中压控振荡器属于模拟电路,而检相器和分频器属于数字电路。SERDES芯片普遍采用低成本、低功耗的CMOS工艺,但CMOS工艺往往达不到高速混合信号的速度要求。因此设计人员必须采用特殊的高频宽带电路设计技术,例如螺旋电感可以用来提高电路速度和带宽。另外,模拟和数字电路共存于同一硅片上,容易产生电源同步噪声(SSN)和地反弹以及信号串扰。因此保持信号的完整性是混合信号设计人员面临的一项挑战。与此同时,芯片封装和印刷电路板的设计与仿真也是SERDES设计不可或缺的一环。当前SERDES设计逐渐IP(知识产权)化,即SERDES收发器作为商业化IP模块而嵌入到需要高速I/O接口的大规模集成电路中。


SERDES技术的应用从光纤通信发展到计算机通用I/O接口,其传输媒体也由光纤发展到铜线或背板。InfiniBand是一种采用电缆或背板作为传输媒体的高速串行接口,主要用于数据中心服务器和存储设备之间的通信。RapidIO是一种面向嵌入式系统的总线结构,有并行和串行两种规范,主要用于嵌入系统的处理器总线,局部I/O总线及背板。光互联论坛(OIF)制订了多种光纤通信芯片之间的接口标准,其中公共电气接口(CEI)把背板通信速率提高到6G和11G的水平。作为计算机接口技术从并行向串行的标志性转变,PCI Express将会取代PCI和PCI-X而成为外围设备(网络、存储和视频)的通用高速接口标准。在此转变过程中,提供向下兼容的 “桥接器件”会率先推向市场,随后是完全基于PCI Express的外围设备板卡。与此同时,PCI Express的应用也向通信领域拓展,基于PCI Express架构的“先进交换”就是面向通信而提出的。PCI工业计算机制造商协会(PICMG)正在制订一系列称之为先进电信计算架构(AdvancedTCA)的规范,包括对背板、电源、散热、机械和系统管理等方面的要求,旨在为下一代电信设备提供标准化的通用平台。



引言
随着高速串行解串(SERDES) 收发器的速率不断提高, 小型化以及高集成度的要求提高,使用三维电磁全波仿真工具对电气互联的信号完整性的设计变得尤为重要[1-3]。图1中为典型的SERDES走线。与单一传输线的结构不同,如图中所示,在芯片与PCB 的连接处, 连接器与PCB 的连接处,全波电磁仿真工具可以提供精确的模型以及场分布的计算,从而帮助通道信号完整性的设计。

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图1 典型的SERDES 通道

信号完整性设计分为两个阶段: 布线前与完成布线后。通过三维模型仿真能力可以在布线前对比不同方案的仿真结果指导布线;在完成布线后,通过对布线的三维电磁建模, 评估设计方案的性能指标。本文通过25 Gbps SERDES 设计的工程实例, 分析芯片与PCB 的连接处的设计要点, 在布线前、后的设计过程中, 通过应用三维电磁仿真以及通道仿真确保满足设计需求。


1 高速SERDES 的介绍
在典型的数据通信应用中, 信号链路通常由数字基带模块、数模/模数转换模块以及射频前端模块组成。而高速串行收发模块作为信号通路连接数字基带与转换器模块[ 4-6]。随着对链路中数据吞吐量的需求的不断提升, 宽带和高速数据转换器应用, 需要不断地提升串行收发模块的数据速率。通信应用中的典型信号链路如图2 所示。

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图2 通信应用中的典型信号链路

为保证数据在链路收发过程中的误码率低于或等于10 -15, 电子器件工程联合会(JEDEC) 发布了JESD204标准[ 7-8]。该标准被广泛应用在无线通信、雷达系统、软件定义无线电、便携设备以及医疗设备中。2018 年发布的C类标准(JESD204C) 将链路的最大速率由B 类标准(JESD204B) 的12.5 Gbps 扩展到32 Gbps 。在单位时间内恒定的数据量的情况下, 传输速率的提升意味着更少的互联通道, 从而减小了系统实现所需的空间, 节约了成本, 同时也便于系统的小型化设计。

在SERDES 仿真中,需要通道模型、收发端芯片模型。随着数据速率的提升, 则需要更多的参数模型,例如抖动、串扰以及电源噪声。数据速率的提升也带动了SERDES的发展。为了支持更高的数据速率,SERDES 集成了均衡技术, 例如离散时间均衡、连续时间均衡、判决反馈均衡以及不同种类的时钟恢复电路, 如图3 所示。

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图3 典型的SERDES 通道的仿真模型

在JESD204C 的标准中, 定义了JESD204C 的面向对象模型(JCOM) 作为EDA 工具辅助SERDES 通道的仿真。JCOM 集成了均衡、时钟恢复、抖动、串扰、电源噪声等参数,具有精确、自定义芯片模型(Custom Device Models) 、知识产权(IP) 保护等特点[ 9]。JCOM 的仿真结果以品质因数的形式给出。


2 高速SERDES 的仿真
2.1 布线前仿真

对于球状矩阵排列(BGA) 封装的高速SERDES 的扇出, 在布线之前, 为了提升芯片上通道之间的隔离度, 使用了新的扇出方式, 需要电磁仿真验证新的SERDES 通道布线方法。


对于SERDES 通道在PCB 上的走线, 有两种可选的方式:
(1) 使用带背钻的过孔, 从PCB 的第一层到PCB 的第三层, 之后在PCB 第三层走一小段距离之后, 再使用背钻过孔, 回到PCB 第一层。
(2) 使用通孔从PCB 第一层到PCB 的底层。对两种方案进行建模分析, 如图4 所示。通过对比两种方案的的阻抗连续性图, 如图5 所示, 可知方案二的阻抗连续性优于方案一的阻抗连续性, 因此第二种方案是优选的。通过对比两种方案的模型可知, 背钻(back drilling ) 后会留下过孔残桩(stub ) , 如图6 所示,从而恶化阻抗的连续性。

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图4 布线前进行三维电磁仿真建

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图5 布线前三维电磁模型仿真时域反射(TDR) 结果

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图6 背钻后信号路径上留下的过孔残桩


2.2 布线后仿真
在完成布线后, 选用了18 层100 mil 厚的PCB。在走线的过程中, 遇到了以下的问题:
(1) 由于BGA 扇出位置空间有限, 使用“ 地- 信号- 信号- 地” 的方式的过孔从PCB 的顶层到底层扇出的过程中, 地过孔的相对位置必须被折弯, 如图7 所示, 这就需要通过仿真来确定过孔参数, 从而得到差分100 Ω 的过孔。

(2)弯折的过孔会导致并排扇出的SERDES 通道之间的串扰增大。
(3) 设计中的差分过孔的参数为5 mil 的直径, 但加工中对于100 mil 厚的PCB, 至少使用6 mil 的过孔。使用6 mil 的过孔会导致SERDES 通道走线阻抗不匹配,从而也会增大通道之间的串扰问题。为了评估通道的性能, 使用三维全波电磁仿真工具对通道进行建模, 在抽取多通道的S 参数之后, 使用SERDES 通道仿真方法, 比如JCOM 仿真等方法衡量通道信号质量。

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图7 扇出位置弯折的过孔


2.2.1 过孔的三维建模与仿真
为了设计扇出位置的差分100 Ω 过孔, 将过孔进行三维建模, 并且优化过孔参数, 仿真结果如图8 所示。根据仿真结果可知,5 mil 的过孔孔径为优选值, 但对于100 mil 厚的PCB, 最小可选孔径为6 mil, 因此6 mil 孔径为最终的设计值。然而6 mil 的孔径会带来11.5 Ω 的阻抗失配, 因此需要通道仿真验证过孔的失配SERDES性能的影响。

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图8 不同孔径过孔模型的TDR 仿真结果


2.2.2 SERDES 通道的建模与仿真
为了验证过孔的阻抗不连续以及多通道之间串扰对通道性能的影响, 对SERDES 通道进行建模, 如图9所示。通道由3 部分组成: 发射端和接收端的扇出过孔以及PCB 走线。考虑到过孔孔径的加工误差, 最终结果将包括5 mil、6 mil 和7 mil 的孔径的仿真结果, 如表1所示。

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图9 SERDES 通道模型

在完成通道仿真后, 结合SERDES 芯片JCOM 模型进行链路的仿真。发送端具有3 阶离散线性均衡(FFE) ; 接收端具有最大9 dB 连续时间线性均衡(CTLE)以及3 阶判据反馈均衡(DFE), 仿真结果如表2 所示。


在JESD204 的C 类标准中,如果JCOM 的仿真结果的品质因数超过2 dB, 则认为通道符合设计规范的要求。根据表2 中的结果可知, 在7 mil 孔径及有串扰的情况下, 通道品质因数为3.82 dB, 高于设计规范的要求, 因此可以认为通道的设计满足在25 Gbps 速率下10 -15 链路误码率的要求。

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表1 SERDES 通道仿真结果主要参数

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表2 SERDES 链路JCOM 品质因数仿真结果


3 结论
通过25 Gbps 的SERDES 链路设计的实例, 介绍了如何应用三维电磁仿真工具以及链路仿真工具, 在SERDES 通道设计的不同阶段提供设计指导。
在布线前, 通过对设计方案进行三维电磁建模, 选择使用从顶层到底层的过孔作为扇出方案。在完成布线后, 对通道进行三维电磁建模, 找到过孔设计的最优值,但是最优值无法工程实现。采用工程可实现的优选值,又无法直接衡量其应用的风险。通过JCOM 的链路仿真, 验证优选值可以满足JESD204C 的规范要求。

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文章来源:射频百花潭,侵删!

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